数字逻辑的教材版本

移位寄存器不仅能寄存数据，而且能在时钟信号的作用下使其中的数据依次左移或右移。四位移位寄存器的原理图如图所示。F0、F1、F2、F3是四个边沿触发的D触发器，每个触发器的输出端Q接到右边一个触发器的输入端D。因为从时钟信号CP的上升沿加到触发器上开始到输出端新状态稳定地建立起来有一段延迟时间，所以当时钟信号同时加到四个触发器上时，每个触发器接收的都是左边一个触发器中原来的数据(F0接收的输入数据D1)。寄存器中的数据依次右移一位。

一、特点和分类工作步骤与工作进度：　　从逻辑结构上看，移位寄存器有以下两个显著特征：(1)移位寄存器是由相同的寄存单元所组成。一般说来，寄存单元的个数就是移位寄存器的位数。为了完成不同的移位功能，每个寄存单元的输出与其相邻的下一个寄存单元的输入之间的连接方式也不同。(2)所有寄存单元共用一个时钟。在公共时钟的作用下，各个寄存单元的工作是同步的。每输入一个时钟脉冲，寄存器的数据就顺序向左或向右移动一位。通常可按数据传输方式的不同对CMOS移位寄存器进行分类。移位寄存器的数据输入方式有串行输入和并行输入之分。串行输入就是在时钟脉冲作用下，把要输入的数据从一个输入端依次一位一位地送入寄存器；并行输入就是把输入的数据从几个输入端同时送入寄存器。　　在CMOS移位寄存器中，有的品种只具有串行或并行中的一种输入方式，但也有些品种同时兼有串行和并行两种输入方式。串行输入的数据加到第一个寄存单元的D端，在时钟脉冲的作用下输入，数据传送速度较慢；并行输入的数据一般由寄存单元的R、S端送入，传送速度较快。移位寄存器的移位方向有右移和左移之分。右移是指数据由左边最低位输入，依次由右边的最高位输出；左移时，右边的第一位为最低位，最左边的则为最高位，数据由低位的右边输入，由高位的左边输出。　　移位寄存器的输出也有串行和并行之分。串行输出就是在时钟脉冲作用下，寄存器最后一位输出端依次一位一位地输出寄存器的数据；并行输出则是寄存器的每个寄存单元均有输出。CMOS移位寄存器有些品种只有一种输出方式，但也有些品种兼具两种输出方式。实际上，并行输出方式也必然具有串行输出功能。

可以通过左移和右移方法实现。也可用并行的行送数法，并行送数法很简单，只需把输入信号D1、D2、D3、D4为低电平。移位的方法就是使s0s1变化，左移时s0=0，s1=1。右移的话就是s1=0，s0=1。这属于MSI移位寄存器及其应用方面较简单的问题。扩展资料：工作原理在计算机及其他计算系统中，寄存器是一种非常重要的、必不可少的数字电路苛件，通常由触发器（D触发器）组成，主要作用是用来暂时存放数码或指令。一个触发器司以存放一位二进制代码，若要存放N位二进制数码，则需用N个触发器。寄存器应具有接收数据、存放数据和输出数据的功能，它由触发器和门电路组成。只有得到“存入脉冲”（又称“存入指令”、“写入指令”）时，寄存器才能接收数据；在得到“读出”指令时，寄存器才将数据输出。寄存器存放数码的方式有并行和串行两种。并行方式是数码从各对应位输入端同时输入到寄存器中；串行方式是数码从一个输入端逐位输入到寄存器中。

寄存器的基本单元是 D触发器，按照其用途分为基本寄存器和移位寄存器基本寄存器（见图）是由 D触发器组成，在 CP 脉冲作用下，每个 D触发器能够寄存一位二进制码。在 D=0 时，寄存器储存为 0，在 D=1 时，寄存器储存为 1。　　在低电平为 0、高电平为 1 时，需将信号源与 D 间连接一反相器，这样就可以完成对数据的储存。 需要强调的是，目前大型数字系统都是基于时钟运作的，其中寄存器一般是在时钟的边缘被触发的，基于电平触发的已较少使用。（通常说的CPU的频率就是指数字集成电路的时钟频率）移位寄存器按照移位方向可以分为单向移位寄存器和双向移位寄存器单向移位寄存器是由多个 D 触发器串接而成（见图）,在串口 Di 输入需要储存的数据，触发器 FF0 就能够储存当前需要储存数据，在 CP 发出一次时钟控制脉冲时，串口 Di 同时输入第二个需要储存是的数据，而第一个数据则储存到触发器 FF1 中。 双向移位寄存器按图中方式排列，调换连接端顺序，可以控制寄存器向左移位，增加控制电路可以使寄存器右移，这样构成双向移位寄存器。

移位寄存器：有n个寄存器（称为n-级移位寄存器）每个寄存器中能存放1位二进制数所有寄存器种的数可以一起向右/左移动一位，这叫进动一拍。反馈移位寄存器（feedback shift register,FSR）：由n位的寄存器和反馈函数（feedback function）组成，n位的寄存器中的初始值称为移位寄存器的初态。工作原理：移位寄存器中所有位的值右移移位，最右边的一个寄存器移出的值是输出位，最左边一个寄存器的值由反馈函数的输出值填充，此过程称为进动一拍。反馈函数f是n个变元(b1,b2,...,bn)的布尔函数。移位寄存器根据需要，不断进动m拍，就会输出m位的序列a1,a2,...,am。 这个a1-am(m可以远远大于n)就是伪随机序列。线性反馈移位寄存器LFSR（linear feedback shift register）的反馈函数为线性函数。作为密钥流的序列{ai}的周期一定要大，因为密钥流的周期太小的话会不安全，攻击者可能很容易得到整个密钥流。n级LFSR输出的序列的周期r不依赖于寄存器的初始值，而是依赖于特征多项式p(x)设n级LFSR的输出序列{ai}满足递推关系 an+k=cnan+k-1⊕cn-1an+k-2⊕...⊕c1ak(k>=1) 这种递推关系可用一个一元高次多项式f(x)=cnxn+cn-1xn-1+...+c1x+1表示，这个多项式就是LFSR的特征多项式。设f(x)是GF(2)上的多项式，是f(x)|(xn-1)的最小的n称为f(x)的周期或者阶。例如f(x)=x4+x3+x2+x+1为GF(2)上多项式，以它为特征多项式的LFSR的输出序列周期。(x5-1)=(x4+x3+x2+x+1)(x-1)=f(x)(x-1)f(x)|xn-1,n<5 周期为5设初始状态：0001状态 输出位0001 11000 0...n级LFSR输出的序列的最大周期是2n-1LFSR的寄存器状态遍历2n-1个非零状态初始状态全为0，则输出序列为0的循环。当LFSR的寄存器状态遍历2n-1个非零状态时，序列的周期达到最大2n-1，这种序列被称为m序列。若n次不可约多项式f(x)的阶为2n-1，则称f(x)为n次本原多项式。{ai}是周期为2n-1的m-序列的充要条件是其特征多项式f(x)为n阶本原多项式。例：一个3-级的反馈移位寄存器，反馈函数f(x)=b3⊕b1，初态为100则f(x)=x3+x+1(x7-1)=(x4+x2+x+1)(x3+x+1)=(x4+x2+x+1)|f(x)f(x)|xn-1 n<7 所以f(x)的周期为7状态 输出位100 0110 0111 1...输出序列的周期是7，所提他是m-序列。流密码的攻击攻击目的：获悉整个密钥流{ki}攻击手段： 唯密文 已知明文 选择明/密文 自适应选择明/密文1)若LFSR的反馈函数已知,破译者已知连续n位明密文对{m1,m2…mn}和{c1,c2…,cn},则可以推导出n比特密钥流ki=mi⊕ci,{k1,k2,…kn}继而由反馈函数得到整个密钥流{ki}2)已知明文攻击下,假设破译者已知了2n位明密文对M={m1,m2…m2n},C={c1,c2…c2n}则可确定段2n位长的密钥序列K={k1,k2,…,k2n},由此可以完全确定n级反馈多项式的系数。为了提高密钥流序列的线性复杂度，需要使用非线性函数。将密钥流生成器分成 驱动部分 和 非线性组合部分。驱动部分可由m-序列或其他长周期的LFR序列组成,用于控制密钥流生成器的状态序列,并为非线性组合部分提供伪随机性质良好的序列:非线性组合部分利用驱动部分生成的状态序列生成满足要求的密码特性好的密钥流序列。要求：符合香农的“扩散”和“混淆”两条原则。驱动部分用LFSR将密钥k扩散成周期很大的状态序列。而状态序列与密钥k间的关系经非线性组合混淆后被隐蔽。滤波生成器（前馈生成器）由LFSR和滤波前馈函数组成。LFSR可以多个，它们的输出序列共同作为滤波函数的输入滤波函数要求具有很好的非线性性质，以增强生成器的抗攻击能力。

寄存器的基本单元是D触发器，按照其用途分为基本寄存器和移位寄存器基本寄存器（见图）是由D触发器组成，在CP脉冲作用下，每个D触发器能够寄存一位二进制码。在D=0时，寄存器储存为0，在D=1时，寄存器储存为1。　　在低电平为0、高电平为1时，需将信号源与D间连接一反相器，这样就可以完成对数据的储存。需要强调的是，目前大型数字系统都是基于时钟运作的，其中寄存器一般是在时钟的边缘被触发的，基于电平触发的已较少使用。（通常说的CPU的频率就是指数字集成电路的时钟频率）移位寄存器按照移位方向可以分为单向移位寄存器和双向移位寄存器单向移位寄存器是由多个D触发器串接而成（见图）,在串口Di输入需要储存的数据，触发器FF0就能够储存当前需要储存数据，在CP发出一次时钟控制脉冲时，串口Di同时输入第二个需要储存是的数据，而第一个数据则储存到触发器FF1中。双向移位寄存器按图中方式排列，调换连接端顺序，可以控制寄存器向左移位，增加控制电路可以使寄存器右移，这样构成双向移位寄存器。

移位寄存器是一类应用很广的时序逻辑电路，通过本知识点的学习理解移位寄存器的概念和工作原理，学会通过功能表来分析模块的逻辑功能。--------------------------------------------------------------------------------概念与分类 在时钟脉冲的作用下，低位寄存器的数码送给高位寄存器，作为高位寄存器的次态输出。 在时钟脉冲的作用下，高位寄存器的数码送给低位寄存器，作为低位寄存器的次态输出；移位寄存器：除具寄存器的功能外，所存储的数码在时钟脉冲的作用下还可以移位。根据数码的移位方向分：可分为左移寄存器和右移寄存器。左移寄存器：在时钟脉冲的作用下，低位寄存器的数码送给高位寄存器，作为高位寄存器的次态输出；右移寄存器：在时钟脉冲的作用下，高位寄存器的数码送给低位寄存器，作为低位寄存器的次态输出；CT74195（T1195)——四位单向移位寄存器（并行存取，输入） 表6-18 CT74195功能表 输 入 输 出R CP D0 …… D3 J Q0 Q1 Q2 Q3 0 φ φ φ …… φ φ φ 0 0 0 0 1 1 ↑ 0 d0 …… d3 φ φ d0 d1 d2 d 3 1 0 1 φ…… φ φ φ Q00 Q10 Q20 Q30 1 ↑ 1 φ…… φ 0 1 Q0n Q0n Q1n Q2n 1 ↑ 1 φ…… φ 0 0 0 Q0n Q1n Q2n 1 ↑ 1 φ…… φ 1 1 1 Q0n Q1n Q2n 1 ↑ 1 φ…… φ 1 0 Q0n Q1n Q2n -------------------------------------------------------------------------------- 表6-19 真值表 输入（tn）输出（tn＋1）Q00 00 1 1 01 1 0 Q0n1移位寄存器CT74195功能表示于表6-18。移位寄存器CT74195是由四个D触发器和对应的数据选择器组成。状态控制输入SH/LD为0时，电路各级成为典型的D触发器，在CP正沿脉冲的作用下，执行并行送数功能。当SH/LD为1时，并行数据被禁止送入，第一级J、输入数据有效，执行功能。的真值表列于表6-19。在CP脉冲的正边沿作用下，执行右移。当R＝0时，封锁CP的作用，电路失去送数和右移位操作的功能，此时R负脉冲直接对各级R清除。 CT74194——四位双向移位寄存器（并行存取） CT74194型4位双向移位寄存器。这是一种功能比较齐全的移位寄存器。它具有左移、右移、并行输入数据、保持以及清除等五种功能。当MA＝MB＝1时，寄存器工作方式为并行送数。当MA＝MB＝0时，寄存器处于保持状态。当MA=1，MB=0时，寄存器执行右移操作；右移操作数据从DSR端串行输入。当MB=1、MA=0时，则执行左移操作。左移操作数据从DSL端串行输入。当R=0时，寄存器执行清除操作。

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能输入端EN有效时，位数据DATA实现装入移位寄存器的最低位S_BIT。装配流水线plc程序移位是在满足使能条件的情况下，使能输入端EN有效时，位数据DATA实现装入移位寄存器的最低位S_BIT，此后每当有1个脉冲输入使能端时，移位寄存器都会移动1位。PLC编程是一种数字运算操作的电子系统，专为在工业环境下应用而设计。

大家都肯定看到你的都没历史老师

8 位串入，并出移位寄存器。主要锁存8位或以下的二进制信号。74ls164相关信息：作 用：8 位串入，并出移位寄存器解 释：高速硅门 CMOS 器件强 制：所有的输出为低电平功能作用8 位串入，并出移位寄存器。特性门控串行数据输入。异步中央复位符合 JEDEC 标准 no. 7A。静电放电 (ESD) 保护。HBM EIA/JESD22-A114-B 超过 2000 V。MM EIA/JESD22-A115-A 超过 200 V。多种封装形式。额定从 -40 °C 至 +85 °C 和 -40 °C 至 +125 °C 。

74hc165是8位移位寄存器（并入，互补）a--h=A到H各输入端的稳态输入电平。QA0，QB0，QH0=在稳态输入条件建立之前，QA，QB和QH相应的电平。QAN，QGN=在最近的时钟向上箭头转换前，QAT QC的电平。用它检测水位的高低的电路可自行设计了。

对于编译器非常友好易用，例如：包含灵活的寄存器配置，任意寄存器之间可实现单周期乘法，任意寄存器可以作为数据、结构或数组的指针。此外，Cortex-M4还包含4个特殊功能寄存器PRIMASK、FAUI。TMASK、BASEPRI和CONTROL。[2]寄存器基本概念寄存器最起码具备以下4种功能。①清除数码：将寄存器里的原有数码清除。[3]②接收数码：在接收脉冲作用下，将外输入数码存入寄存器中。[3]③存储数码：在没有新的写入脉冲来之前，寄存器能保存原有数码不变。[3]④输出数码：在输出脉冲作用下，才通过电路输出数码。[3]仅具有以上功能的寄存器称为数码寄存器；有的寄存器还具有移位功能，称为移位寄存器。[3]寄存器有串行和并行两种数码存取方式。将n位二进制数一次存入寄存器或从寄存器中读出的方式称为并行方式。将n位二进制数以每次1位，分成n次存入寄存器并从寄存器读出，这种方式称为串行方式。并行方式只需一个时钟脉冲就可以完成数据操作，工作速度快，但需要n根输入和输出数据线。串行方式要使用几个时钟脉冲完成输入或输出操作，工作速度慢，但只需要一根输入或输出数据线，传输线少，适用于远距离传输。[3]

　　工作原理：74HC165是八位并行输入/串行输出移位寄存器，两片74HC165串联在一起，在时钟脉冲的作用下，从KB-DAT读入串行数据，可完成对16位键盘数据扫描读取。　　74HC165是一款高速CMOS器件，74HC165遵循JEDEC标准no.7A。74HC165引脚兼容低功耗肖特基TTL（LSTTL）系列。　　74HC165是8位并行输入串行输出移位寄存器，可在末级得到互斥的串行输出（Q0和Q7），当并行读取（PL）输入为低时，从D0到D7口输入的并行数据将被异步地读取进寄存器内。而当PL为高时，数据将从DS输入端串行进入寄存器，在每个时钟脉冲的上升沿向右移动一位（Q0 → Q1 → Q2，等等）。利用这种特性，只要把Q7输出绑定到下一级的DS输入，即可实现并转串扩展。　　74HC165的时钟输入是一个“门控或”结构，允许其中一个输入端作为低有效时钟使能（CE）输入。CP和CE的引脚分配是独立的并且在必要时，为了布线的方便可以互换。只有在CP为高时，才允许CE由低转高。在PL上升沿来临之前，CP或者CE应当置高，以防止数据在PL的活动状态发生位移。

不同点就是一个左移，低位移向高位；一个右移高向低其门结构都差不多

移位寄存器是一类应用很广的时序逻辑电路，通过本知识点的学习理解移位寄存器的概念和工作原理，学会通过功能表来分析模块的逻辑功能。--------------------------------------------------------------------------------概念与分类 在时钟脉冲的作用下，低位寄存器的数码送给高位寄存器，作为高位寄存器的次态输出。 在时钟脉冲的作用下，高位寄存器的数码送给低位寄存器，作为低位寄存器的次态输出；移位寄存器：除具寄存器的功能外，所存储的数码在时钟脉冲的作用下还可以移位。根据数码的移位方向分：可分为左移寄存器和右移寄存器。左移寄存器：在时钟脉冲的作用下，低位寄存器的数码送给高位寄存器，作为高位寄存器的次态输出；右移寄存器：在时钟脉冲的作用下，高位寄存器的数码送给低位寄存器，作为低位寄存器的次态输出；CT74195（T1195)——四位单向移位寄存器（并行存取，输入） 表6-18 CT74195功能表 输 入 输 出R CP D0 …… D3 J Q0 Q1 Q2 Q3 0 φ φ φ …… φ φ φ 0 0 0 0 1 1 ↑ 0 d0 …… d3 φ φ d0 d1 d2 d 3 1 0 1 φ…… φ φ φ Q00 Q10 Q20 Q30 1 ↑ 1 φ…… φ 0 1 Q0n Q0n Q1n Q2n 1 ↑ 1 φ…… φ 0 0 0 Q0n Q1n Q2n 1 ↑ 1 φ…… φ 1 1 1 Q0n Q1n Q2n 1 ↑ 1 φ…… φ 1 0 Q0n Q1n Q2n -------------------------------------------------------------------------------- 表6-19 真值表 输入（tn）输出（tn＋1）Q00 00 1 1 01 1 0 Q0n1移位寄存器CT74195功能表示于表6-18。移位寄存器CT74195是由四个D触发器和对应的数据选择器组成。状态控制输入SH/LD为0时，电路各级成为典型的D触发器，在CP正沿脉冲的作用下，执行并行送数功能。当SH/LD为1时，并行数据被禁止送入，第一级J、输入数据有效，执行功能。的真值表列于表6-19。在CP脉冲的正边沿作用下，执行右移。当R＝0时，封锁CP的作用，电路失去送数和右移位操作的功能，此时R负脉冲直接对各级R清除。 CT74194——四位双向移位寄存器（并行存取） CT74194型4位双向移位寄存器。这是一种功能比较齐全的移位寄存器。它具有左移、右移、并行输入数据、保持以及清除等五种功能。当MA＝MB＝1时，寄存器工作方式为并行送数。当MA＝MB＝0时，寄存器处于保持状态。当MA=1，MB=0时，寄存器执行右移操作；右移操作数据从DSR端串行输入。当MB=1、MA=0时，则执行左移操作。左移操作数据从DSL端串行输入。当R=0时，寄存器执行清除操作。

1.寄存器：寄存器是一种用于存储和传输数据的电子元件，通常由多个触发器组成。寄存器可以用于暂存、移位、计数和比较等操作。它们在数字电路中广泛应用，例如CPU中的寄存器用于存储指令和数据，以及在通信系统中用于存储和传输数据。常见的寄存器芯片型号包括74HC165和74HC595。2. 计数器：计数器是一种电子元件，用于计数和记录输入脉冲的数量。它们通常由多个触发器组成，可以实现二进制、十进制、BCD等不同进制的计数。计数器通常用于计时、频率测量、分频和时序控制等应用。常见的计数器芯片型号包括74HC161、74HC163和74HC4040。3. 译码器：译码器是一种电子元件，用于将输入的数字信号转换成对应的输出信号。它们通常由多个逻辑门组成，可以实现二进制到十进制、BCD到七段数码管等不同类型的转换。译码器广泛应用于数字电路中的显示、控制和选择等应用。常见的译码器芯片型号包括74HC138、74HC154和74HC4511。4.多路数据选择器：多路数据选择器是一种电子元件，用于从多个输入信号中选择一个输出信号。它们通常由多个逻辑门和选择器组成，可以实现2:1、4:1、8:1等不同比例的选择。多路数据选择器广泛应用于数字电路中的数据选择、存储器读取和多路复用等应用。常见的多路数据选择器芯片型号包括74HC151、74HC153和74HC4051。举一个实际工程中使用的芯片型号：74HC595是一种8位移位寄存器，可以通过串行输入方式将数据存储在寄存器中，并通过并行输出方式将数据传输到其他数字电路中。它可以实现多个LED灯的控制、数码管的显示、继电器的控制等应用。在实际工程中，74HC595常用于LED点阵控制器、数字时钟、数字温度计等数字电路设计中。

左移右一都有有15个移位 用DMX分开 每个移位用两个分裂器把位错开 左移补零 右移时把最高位与移出位全部连起来 再用MUX分开 零位直接连不用分裂器

m序列用于码分多址移动通信的原理是：由n级移位寄存器构成的码序列发生器。寄存器的状态决定于时钟控制下输入的信息（“0”或“1”），例如第I级移位寄存器状态决定于前一时钟脉冲后的第i－1级移位寄存器的状态。图中C0，C1，…，Cn均为反馈线，其中C0＝C1＝1，表示反馈连接。因为m序列是由循环序列发生器产生的，因此C0和Cn肯定为1，即参与反馈。而反馈系数C1，C2，…，Cn－1，若为1，参与反馈；若为0，则表示断开反馈线，即开路，无反馈连线。m序列的作用是：1、m序列是最长线性移位寄存器序列的简称。顾名思义，m序列是由多级移位寄存器或其延迟元件通过线性反馈产生的最长的码序列。在二进制移位寄存器中，若n为移位寄存器的级数，n级移位寄存器共有 2n 个状态，除去全0状态外还剩下 2n-1 中状态，因此它能产生的最大长度的码序列为 2n-1 位，也就是说，一个n级线性反馈移位寄存器产生的最长周期等于 2n-1 。在码分多址系统中主要采用两种长度的m序列：一种是周期为 215-1得m序列，又称短PN序列；另一种是周期为242-1得m序列，又称为长PN码序列。2、m序列是一种基本又典型的伪随机序列。在通信领域有着广泛的应用，如扩频通信、卫星通信的码分多址（CDMA），数字数据中的加密、加扰、同步、误码率测量等领域。

【答案】：B了解4位移位寄存器的串行输入原理。时钟频率为lkHz，则时钟脉宽为Ims，每一个脉冲移动一位，4ms后移动四位。

外科？本题目，需要编程，不需要做手术。

边界扫描技术的基本思想是在靠近芯片的输入输出管脚上增加一个移位寄存器单元。因为这些移位寄存器单元都分布在芯片的边界上（周围），所以被称为边界扫描寄存器（Boundary-Scan Register Cell）。当芯片处于调试状态的时候，这些边界扫描寄存器可以将芯片和外围的输入输出隔离开来。通过这些边界扫描寄存器单元，可以实现对芯片输入输出信号的观察和控制。对于芯片的输入管脚，可以通过与之相连的边界扫描寄存器单元把信号（数据）加载倒该管脚中去；对于芯片的输出管脚，也可以通过与之相连的边界扫描寄存器“捕获”（CAPTURE）该管脚上的输出信号。在正常的运行状态下，这些边界扫描寄存器对芯片来说是透明的，所以正常的运行不会受到任何影响。这样，边界扫描寄存器提供了一个便捷的方式用以观测和控制所需要调试的芯片。另外，芯片输入输出管脚上的边界扫描（移位）寄存器单元可以相互连接起来，在芯片的周围形成一个边界扫描链（Boundary-Scan Chain）。一般的芯片都会提供几条独立的边界扫描链，用来实现完整的测试功能。边界扫描链可以串行的输入和输出，通过相应的时钟信号和控制信号，就可以方便的观察和控制处在调试状态下的芯片。 利用边界扫描链可以实现对芯片的输入输出进行观察和控制。下一个问题是：如何来管理和使用这些边界扫描链？对边界扫描链的控制主要是通过TAP （Test Access Port）Controller来完成的。在下一个小节，我们一起来看看TAP是如何工作的。

1）实现自动加载，何意？是指加电时也还没有移位脉冲输入时吗？2）高位在前，何意？是指高位先移出吗？

近期我做了一个《手把手教你学单片机》视频教程，其中第五课专门讲串口通信原理，你可以去优酷上搜索一下这个视频。

三位纽环计数器原理，是由移位寄存器加上一定的反馈电路构成的，用移位寄存器构成环形计数器的一般框图（见图），它是由一个移位寄存器和一个组合反馈逻辑电路闭环构成，反馈电路的输出接向移位寄存器的串行输入端，反馈电路的输入端根据移位寄存器计数器类型的不同，可接向移位寄存器的串行输出端或某些触发器的输出端。根据查询相关公开信息显示，三位环形计数器是三进制的计数器。

CCD摄像器件使用的是CCD传感器。结构：一个CCD图像传感器是一个由光电二极管和存储区构成的矩阵，每个成像像元由一个光电二极管和其控制的一个邻近电荷存储区组成。 原理：光电二极管将光线（光子）转换为电荷（电子），光电二极管收集到的电子总数量与光线的强度成正比。在读取这些电荷时，各列数据被移动到垂直电荷传输方向的电荷传递寄存器中。然后各列电荷传递寄存器中的电荷按行被移动到总的行电荷传递寄存器中，总的行电荷传递寄存器中每行的电荷信息被连续读出，再通过电荷/电压转换器和放大器来得到图像的信息。这种结构能够产生低噪点、高性能的图象。 一般来说，逐行扫描面阵CCD的电荷转移有以下三种形式：行间转移、帧转移、全帧转移等方式。这三种方式的工作原理又各有不同： 1、行间转移（Interline Transfer） 它的像敏单元呈二维排列，感光单元和存储单元在CCD表面上相邻排列，每列像敏单元被遮光的存储单元即垂直移位寄存器用沟道阻隔开，像敏单元与垂直移位寄存器之间又有转移控制栅。每一像敏单元对应于一个遮光的垂直移位寄存器单元。垂直移位寄存器的另一侧与另一列像敏单元也被沟道阻隔开。像敏单元的光生电荷被很快的水平转移到相邻的垂直移位寄存器，然后被垂直转移到输出寄存器中，外部电路从输出寄存器中读出电荷并转化成电压信号。2、帧转移（Frame Transfer）CCD 帧转移面阵CCD由成像区、暂存区和水平读出寄存器三部分构成。图像首先经物镜成像到光敏区。当光敏区的某一相电极加有适当的偏压时，光生电荷将被收集到这些电极下方的势阱里，这样就将被摄光学图像转移为光积分电极下的电荷包图像。当光积分周期结束时，通过加到成像区和存储区电极上的驱动脉冲，将代表整个一帧图像的电荷全部转移到存储区中各自对应的存储单元内，称为帧转移。完成帧转移后，在读出时钟脉冲和存储时钟脉冲的作用下，存储区内的电荷以平移的方式向下移动，逐行进入读出寄存器。然后在读出寄存器中沿水平方向移动，最后经输出电路输出。当第一场读出的同时，第二场信息通过光积分又收集到势阱中。一旦第一场信息被全部读出，第二场信息随之传送给寄存器，使之连续地读出。帧转移面阵CCD的结构如图所示。3、全帧转移（Full FrameTransfer）CCD 全帧转移型的CCD光敏区占据了全部CCD芯片的绝大部分，主要用于高分辨率的应用中。这种类型的CCD传感器没有存储单元，感光单元光电转换产生电荷后，通过一个外部的快门关闭，使感光单元不再感光，电荷信息被逐行转移至水平移位寄存器，之后电荷再被转移到输出结构中，继而被转换成电压信号输出。 另外我记得我还看到过一篇科天健发表的新闻“CCD与CMOS哪种更适合工业相机市场？”里面对CCD的技术性能分析非常不错，有兴趣可以搜一搜他们进他们网站看看。以上回答希望能帮助到你。

字节移位指令一共有四个循环右移、循环左移、右移、左移循环移位指令（左、右）八个位是循环移动的也就是说循环左移1位就是向左移动1位 最高位移到最低位处循环右移1位相应的位向右移动1位最低位移到最高位例如：11000010 》》》循环右移1位》》》01100001 11000010 》》》循环左移1位》》》10000101右移1位：也就是说相应的位都右移1位 最低位消失 最高位补0左移1位：也就是说相应的位都左移1位 最高位消失 最低位补0例如：11000010》》》左移》》》》》10000100 11000010》》》右移》》》》》01100001代号直接看西门子就是了满意请及时加分 谢谢

CLK是移位时钟信号，当CLK的上升沿到来时进程被启动，这个时候预置使能LOAD为高电平，将输入端口的4位二进制数并行置入移位寄存器中，作为串行左移输出的初始值；如果预置使能LOAD为低电平，则执行语句“REG4(3 DOWNTO 1):=REG4(2 DOWNTO 0)”，此语句表明：1一个时钟周期后将上一时钟周期移位寄存器的低三位赋给此寄存器的高三位；2将上一时钟周期移位寄存器中的最高位向QB输出。随着CLK脉冲的到来，就完成了将并行预置输入的数据逐位向左串行输出的功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS PORT (CLK,LOAD : IN STD_LOGIC; DIN : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ; QB: OUT STD_LOGIC);END SHFRT;ARCHITECTURE behav OF SHFRT ISBEGIN PROCESS (CLK, LOAD) VARIABLE REG4: STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN IF CLK"EVENT AND CLK="1 THEN IF LOAD="1" THEN REG4:=DIN; ELSE REG4(3 DOWNTO 1):=REG4(2 DOWNTO 0); END IF; END IF; QB<=REG4(3); END PROCESS;END behav; 记得给分，知道你要写论文！ 有问题再问我！

LS7474为2个D触发器，1脚为第一个触发器的复位端低电平有效，2脚为D1，3脚为第一个触发器的时钟CP1，4脚为第一个触发器的置位端低电平有效，5脚为Q1，6脚为Q1，7脚接地GND。LS74是一个双D触发器，可以用来设计二位二进制加法计数器。二进制加法计数设计如下：原理：74LS74为双D触发器，即带有两个D触发器，令其各为一个计数器，再将其串联即可形成一个加法金属器。LS74是双D触发器。功能多，可作双稳态、寄存器、移位寄存器、振荡器、单稳态、分频计数器等功能。74LS74这个集成块是一个双D触发器，其功能比较的多，可用作寄存器，移位寄存器，振荡器，单稳态，分频计数器等功能。

8路彩灯分为两级，每4个一组，用两个74LS194来实现，两种花型分别为从中间到两边对称性依次亮，全亮后仍由中间向两边依次灭，第二种都从右往左依次亮再依次灭，所以通过对花型的分析可知, 其中一个双向移位寄存器 74LS194 的功能是先左移后右移即先是 S1=1,S0=0,后变成 S1=0,S0=1.而另外一个功能则始终是右移即S1=0,S0=1.

我觉得门电路。时许电路，逻辑电路，卡罗图等

SPI是一个环形总线结构，其时序其实很简单，主要是在SCK的控制下，两个双向移位寄存器进行数据交换。SPI数据传输原理很简单，它需要至少4根线，事实上3根也可以。也是所有基于SPI的设备共有的，它们是SDI（数据输入），SDO（数据输出），SCK（时钟），CS（片选）。其中CS是控制芯片是否被选中的，也就是说只有片选信号为预先规定的使能信号时（高电位或低电位），对此芯片的操作才有效。这就允许在同一总线上连接多个SPI设备成为可能。在SPI方式下数据是一位一位的传输的。这就是SCK时钟线存在的原因，由SCK提供时钟脉冲，SDI，SDO则基于此脉冲完成数据传输。数据输出通过SDO线，数据在时钟上沿或下沿时改变，在紧接着的下沿或上沿被读取。完成一位数据传输，输入也使用同样原理。这样，在至少8次时钟信号的改变（上沿和下沿为一次），就可以完成8位数据的传输。假设8位寄存器内装的是待发送的数据10101010，上升沿发送、下降沿接收、高位先发送。那么第一个上升沿来的时候数据将会是高位数据SDO=1。下降沿到来的时候，SDI上的电平将被存到寄存器中去，那么这时寄存器=0101010SDI，这样在8个时钟脉冲以后，两个寄存器的内容互相交换一次。这样就完成里一个SPI时序。

3)按计数增减分:加法计数器,减法计数器,加/减法计数器. 7.3.1 异步计数器 一,异步二进制计数器 1,异步二进制加法计数器 分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器. 分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能. 2,异步二进制减法计数器 减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推. 注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式. (2)CT74LS161的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 4,反馈置数法获得N进制计数器 方法如下: ·写出状态SN-1的二进制代码. ·求归零逻辑,即求置数控制端的逻辑表达式. ·画连线图. (集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等) 试用CT74LS161构成模小于16的N进制计数器 5,同步二进制加/减计数器 二,同步十进制加法计数器 8421BCD码同步十进制加法计数器电路分析 三,集成同计数器 1,集成十进制同步加法计数器CT74LS160 (1)CT74LS160的引脚排列和逻辑功能示意图 图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图 (2)CT74LS160的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 2.集成十进制同步加/减计数器CT74LS190 其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示. 集成计数器小结: 集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式. 74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同. 7.3.3 利用计数器的级联获得大容量N进制计数器 计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量. 举例:74LS290 (1)100进制计数器 (2)64进制计数器 2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端. 举例:74161 (1)60进制 (2)12位二进制计数器(慢速计数方式) 12位二进制计数器(快速计数方式) 7.4 寄存器和移位寄存器 寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成. 按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广. 7.4.1 基本寄存器 概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器. 1,单拍工作方式基本寄存器 无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有: 2.双拍工作方式基本寄存器 (1)清零.CR=0,异步清零.即有: (2)送数.CR=1时,CP上升沿送数.即有: (3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变. 7.4.2 移位寄存器 1.单向移位寄存器 四位右移寄存器: 时钟方程: 驱动方程: 状态方程: 右移位寄存器的状态表: 输入 现态 次态 说明 Di CP 1 ↑ 1 ↑ 1 ↑ 1 ↑ 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 连续输入4个1 单向移位寄存器具有以下主要特点: 单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移. n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作. 若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零. 2.双向移位寄存器 M=0时右移 M=1时左移 3.集成双向移位寄存器74LS194 CT74LS194的引脚排列图和逻辑功能示意图: CT74LS194的功能表: 工作状态 0 × × × 1 0 0 × 1 0 1 ↑ 1 1 0 ↑ 1 1 1 × 异步清零 保 持 右 移 左 移 并行输入 7.4.3 移位寄存器的应用 一,环形计数器 1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环. 结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0. 工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲. 实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n 2,能自启动的4位环形计数器 状态图: 由74LS194构成的能自启动的4位环形计数器 时序图 二,扭环形计数器 1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环. 实现扭环形计数器时,不必设置初态.扭环形计数器的进制数 N与移位寄存器内的触发器个数n满足N=2n的关系 结构特点为:,即将FFn-1的输出接到FF0的输入端D0. 状态图: 2,能自启动的4位扭环形计数器 7.4.4 顺序脉冲发生器 在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器. 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器. 一,计数器型顺序脉冲发生器 计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成. 举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器. 二,移位型顺序脉冲发生器 ◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器. ◎时序图: ◎由CT74LS194构成的顺序脉冲发生器 见教材P233的图7.4.6和图7.4.7 7.5 同步时序电路的设计(略) 7.6 数字系统一般故障的检查和排除(略) 本章小结 计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分. 计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器. 寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用. 寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出. 寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路. 在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作. 顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低. 由JK触发器组成的4位异步二进制减法计数器的工作情况分析略. 二,异步十进制加法计数器 由JK触发器组成的异步十进制加法计数器的由来:在4位异步二进制加法计数器的基础上经过适当修改获得. 有效状态:0000——1001十个状态;无效状态:1010～1111六个状态. 三,集成异步计数器CT74LS290 为了达到多功能的目的,中规模异步计数器往往采用组合式的结构,即由两个独立的计数来构成整个的计数器芯片.如: 74LS90(290):由模2和模5的计数器组成; 74LS92 :由模2和模6的计数器组成; 74LS93 :由模2和模8的计数器组成. 1.CT74LS290的情况如下. (1)电路结构框图和逻辑功能示意图 (2)逻辑功能 如下表7.3.1所示. 注:5421码十进制计数时,从高位到低位的输出为. 2,利用反馈归零法获得N(任意正整数)进制计数器 方法如下: (1)写出状态SN的二进制代码. (2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式. (3)画连线图. 举例:试用CT74LS290构成模小于十的N进制计数器. CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1]. 注:CT74LS90的功能与CT74LS290基本相同. 7.3.2 同步计数器 一,同步二进制计数器 1.同步二进制加法计数器 2,同步二进制减法计数器 3,集成同步二进制计数器CT74LS161 (1)CT74LS161的引脚排列和逻辑功能示意图 注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式. (2)CT74LS161的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 4,反馈置数法获得N进制计数器 方法如下: ·写出状态SN-1的二进制代码. ·求归零逻辑,即求置数控制端的逻辑表达式. ·画连线图. (集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等) 试用CT74LS161构成模小于16的N进制计数器 5,同步二进制加/减计数器 二,同步十进制加法计数器 8421BCD码同步十进制加法计数器电路分析 三,集成同计数器 1,集成十进制同步加法计数器CT74LS160 (1)CT74LS160的引脚排列和逻辑功能示意图 图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图 (2)CT74LS160的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 2.集成十进制同步加/减计数器CT74LS190 其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示. 集成计数器小结: 集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式. 74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同. 7.3.3 利用计数器的级联获得大容量N进制计数器 计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量. 举例:74LS290 (1)100进制计数器 (2)64进制计数器 2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端. 举例:74161 (1)60进制 (2)12位二进制计数器(慢速计数方式) 12位二进制计数器(快速计数方式) 7.4 寄存器和移位寄存器 寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成. 按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广. 7.4.1 基本寄存器 概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器. 1,单拍工作方式基本寄存器 无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有: 2.双拍工作方式基本寄存器 (1)清零.CR=0,异步清零.即有: (2)送数.CR=1时,CP上升沿送数.即有: (3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变. 7.4.2 移位寄存器 1.单向移位寄存器 四位右移寄存器: 时钟方程: 驱动方程: 状态方程: 右移位寄存器的状态表: 输入 现态 次态 说明 Di CP 1 ↑ 1 ↑ 1 ↑ 1 ↑ 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 连续输入4个1 单向移位寄存器具有以下主要特点: 单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移. n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作. 若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零. 2.双向移位寄存器 M=0时右移 M=1时左移 3.集成双向移位寄存器74LS194 CT74LS194的引脚排列图和逻辑功能示意图: CT74LS194的功能表: 工作状态 0 × × × 1 0 0 × 1 0 1 ↑ 1 1 0 ↑ 1 1 1 × 异步清零 保 持 右 移 左 移 并行输入 7.4.3 移位寄存器的应用 一,环形计数器 1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环. 结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0. 工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲. 实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n 2,能自启动的4位环形计数器 状态图: 由74LS194构成的能自启动的4位环形计数器 时序图 二,扭环形计数器 1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环. 实现扭环形计数器时,不必设置初态.扭环形计数器的进制数 N与移位寄存器内的触发器个数n满足N=2n的关系 结构特点为:,即将FFn-1的输出接到FF0的输入端D0. 状态图: 2,能自启动的4位扭环形计数器 7.4.4 顺序脉冲发生器 在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器. 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器. 一,计数器型顺序脉冲发生器 计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成. 举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器. 二,移位型顺序脉冲发生器 ◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器. ◎时序图: ◎由CT74LS194构成的顺序脉冲发生器 见教材P233的图7.4.6和图7.4.7 7.5 同步时序电路的设计(略) 7.6 数字系统一般故障的检查和排除(略) 本章小结 计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分. 计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器. 寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用. 寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出. 寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路. 在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作. 顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低.参考资料：http://wlx.qzu.edu.cn/jp/word/第七章%20时序逻辑电路.doc

寄存器 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储一位二进制代码，存放N位二进制代码的寄存器，需用n个触发器来构成。 按功能可分为：基本寄存器和移位寄存器。 移位寄存器 移位寄存器中的数据可以在移位脉冲作用下一次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。 1、74LS194移位寄存器的控制输入端S1和S0是用来进行移位方向控制的，S0为高电平时，移位寄存器处于向左移位的工作状态，二进制数码在CP脉冲的控制下由高到低逐位移入寄存器，因此可以实现串行输入；在S1为低电平时，移位寄存器处于向右移位的工作状态，二进制数码在CP脉冲的控制下逐位移出寄存器(低位在前，高位在后)。 2、在串行输入、并行输出的转换中，若将四位二进制数码全部送入寄存器内（四位寄存器）。由于每个CP脉冲移位寄存器只移一位，四位二进制数码需要四个CP脉冲。但若四位二进制数码还含有其它检验码(如奇偶校验码)，则总数码有几位就需要几个CP脉冲。 http://www.lyun.edu.cn/wulixi/jpkc/dzjs/sy/SD/sd6.doc

移位寄存器是一种用于在数字电路中实现数据位移操作的特殊寄存器。以下是实现移位操作的一般步骤：1. 确定移位方向：首先确定要进行的位移方向，可以是向左移位（左移）或向右移位（右移）。2. 准备数据：将需要进行位移操作的数据加载到移位寄存器中。3. 移位操作：根据选择的移位方向，对寄存器中的数据进行移位操作。在左移时，每个位都向左移动一位，最左侧的位丢失，右侧补0。在右移时，每个位都向右移动一位，最右侧的位丢失，左侧补0或者保留原来最左侧的位。4. 重复移位（可选）：如果需要连续进行多次位移操作，可以重复执行第三步。5. 提取结果：完成所需的移位操作后，可以从移位寄存器中提取结果进行后续处理或使用。需要注意的是，具体实现移位操作的方法会依赖于使用的硬件或编程语言。例如，在数字电路中，可以使用移位寄存器和逻辑门实现移位操作；在软件开发中，可以使用移位运算符或位操作来实现移位操作。希望对您有所帮助！如果还有其他问题，请随时提问。

可以通过左移和右移方法实现。也可用并行的行送数法，并行送数法很简单，只需把输入信号D1、D2、D3、D4为低电平。移位的方法就是使s0s1变化，左移时s0=0，s1=1。右移的话就是s1=0，s0=1。这属于MSI移位寄存器及其应用方面较简单的问题。扩展资料：工作原理在计算机及其他计算系统中，寄存器是一种非常重要的、必不可少的数字电路苛件，通常由触发器（D触发器）组成，主要作用是用来暂时存放数码或指令。一个触发器司以存放一位二进制代码，若要存放N位二进制数码，则需用N个触发器。寄存器应具有接收数据、存放数据和输出数据的功能，它由触发器和门电路组成。只有得到“存入脉冲”（又称“存入指令”、“写入指令”）时，寄存器才能接收数据；在得到“读出”指令时，寄存器才将数据输出。寄存器存放数码的方式有并行和串行两种。并行方式是数码从各对应位输入端同时输入到寄存器中；串行方式是数码从一个输入端逐位输入到寄存器中。

移位寄存器不仅能寄存数据，而且能在时钟信号的作用下使其中的数据依次左移或右移。四位移位寄存器的原理图如图所示。F0、F1、F2、F3是四个边沿触发的D触发器，每个触发器的输出端Q接到右边一个触发器的输入端D。双向移位介绍因为从时钟信号CP的上升沿加到触发器上开始到输出端新状态稳定地建立起来有一段延迟时间，所以当时钟信号同时加到四个触发器上时，每个触发器接收的都是左边一个触发器中原来的数据。寄存器中的数据依次右移一位。根据移位方向，常把它分成左移寄存器、右移寄存器和双向移位寄存器三种。根据移位数据的输入输出方式，又可将它分为串行输入串行输出、串行输入并行输出、并行输入串行输出和并行输入并行输出四种电路结构。

电磁炉的sn74hc164n是74X164移位寄存器。在数字电路中，移位寄存器是一种在若干相同时间脉冲下工作的以触发器为基础的器件，数据以并行或串行的方式输入到该器件中，然后每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。这种移位寄存器是一维的，事实上还有多维的移位寄存器，即输入、输出的数据本身就是一些列位。实现这种多维移位寄存器的方法可以是将几个具有相同位数的移位寄存器并联起来。扩展资料：一、集成电路常用的集成移位寄存器种类很多，如74X164、74X165、74X166、74X595均为八位单向移位寄存器，74195为四位单向移存器，74194为四位双向移位存器，74198为八位双向移位存器。二、原理移位寄存器不仅能寄存数据，而且能在时钟信号的作用下使其中的数据依次左移或右移。四位移位寄存器的原理图如图所示。FF0、FF1、FF2、FF3是四个边沿触发的D触发器，每个触发器的输出端Q接到右边一个触发器的输入端D。因为从时钟信号CP的上升沿加到触发器上开始到输出端新状态稳定地建立起来有一段延迟时间，所以当时钟信号同时加到四个触发器上时，每个触发器接收的都是左边一个触发器中原来的数据(FF0接收的输入数据D1)。寄存器中的数据依次右移一位。参考资料来源：百度百科—移位寄存器

在没有溢出的情况下，左移相当于*2，对256求模；右移相当于/2，取整。在电路结构上基本一致，只是高低位定义不同。左移抛弃最高位，低位填充的是0；右移抛弃最低位，高位补0。最高的8位被清零了，例如：VD0=1100 1011 1110 1101 0010 1000 0110 1100左移8位后：VD0=1110 1101 0010 1000 0110 1100 0000 0000右移8位后：VD0=0000 0000 1110 1101 0010 1000 0110 1100和最初的结果比较，就是最高的8位被清零。扩展资料：移位寄存器不仅能寄存数据，而且能在时钟信号的作用下使其中的数据依次左移或右移。四位移位寄存器的原理图如图所示。FF0、FF1、FF2、FF3是四个边沿触发的D触发器，每个触发器的输出端Q接到右边一个触发器的输入端D。因为从时钟信号CP的上升沿加到触发器上开始到输出端新状态稳定地建立起来有一段延迟时间，所以当时钟信号同时加到四个触发器上时，每个触发器接收的都是左边一个触发器中原来的数据(FF0接收的输入数据D1)。寄存器中的数据依次右移一位。参考资料来源：百度百科-移位寄存器存储器

1 74 LS194逻辑符号及引脚排列：其中：D0～D1为并行输入端；Q0～Q3为并行输出端；SR--右移串引输入端；SL--左移串引输入端；S1、S0-操作模式控制端； -为直接无条件清零。根据移位方向，常把它分成左移寄存器、右移寄存器和双向移位寄存器三种：根据移位数据的输入-输出方式，又可将它分为串行输入-串行输出、串行输入-并行输出、并行输入-串行输出和并行输入-并行输出四种电路结构。有些移位寄存器还具有预置数功能，可以把数据并行地置入寄存器中。扩展资料：移位寄存器不仅能寄存数据，而且能在时钟信号的作用下使其中的数据依次左移或右移。四位移位寄存器的原理图如图所示。FF0、FF1、FF2、FF3是四个边沿触发的D触发器，每个触发器的输出端Q接到右边一个触发器的输入端D。因为从时钟信号CP的上升沿加到触发器上开始到输出端新状态稳定地建立起来有一段延迟时间，所以当时钟信号同时加到四个触发器上时，每个触发器接收的都是左边一个触发器中原来的数据(FF0接收的输入数据D1)。寄存器中的数据依次右移一位。参考资料来源：百度百科-移位寄存器

可以通过左移和右移方法实现。也可用并行的行送数法，并行送数法很简单，只需把输入信号D1、D2、D3、D4为低电平。移位的方法就是使s0s1变化，左移时s0=0，s1=1。右移的话就是s1=0，s0=1。这属于MSI移位寄存器及其应用方面较简单的问题。扩展资料：工作原理在计算机及其他计算系统中，寄存器是一种非常重要的、必不可少的数字电路苛件，通常由触发器（D触发器）组成，主要作用是用来暂时存放数码或指令。一个触发器司以存放一位二进制代码，若要存放N位二进制数码，则需用N个触发器。寄存器应具有接收数据、存放数据和输出数据的功能，它由触发器和门电路组成。只有得到“存入脉冲”（又称“存入指令”、“写入指令”）时，寄存器才能接收数据；在得到“读出”指令时，寄存器才将数据输出。寄存器存放数码的方式有并行和串行两种。并行方式是数码从各对应位输入端同时输入到寄存器中；串行方式是数码从一个输入端逐位输入到寄存器中。

八位的话用0000 之后将q3的非接到q1上循环 构成扭环计数器 还有什么不明白的再找我

移位寄2113存器74LS194由4个触发器和它们的输入控制电路组成。其中DSR为数4102据右移串行输入端，1653DSL为数据左移串行输入端，A～D为数内据并行输入端，QA～QD为数据并行输出端，RD为异步清零输入端，S1、So为工容作状态控制端。寄存器 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。 寄存器是由具有存储功能的触2113发器组合起来构成的，一个触发器可以存储一位二进制代码，存放N位二进制代码的寄存5261器，需用n个触发器来构成。扩展资料：移位寄存器不仅能寄存数据，而且能在时钟信号的作用下使其中的数据依次左移或右移。四位移位寄存器的原理图如图所示。FF0、FF1、FF2、FF3是四个边沿触发的D触发器，每个触发器的输出端Q接到右边一个触发器的输入端D。因为从时钟信号CP的上升沿加到触发器上开始到输出端新状态稳定地建立起来有一段延迟时间，所以当时钟信号同时加到四个触发器上时，每个触发器接收的都是左边一个触发器中原来的数据(FF0接收的输入数据D1)。寄存器中的数据依次右移一位。参考资料来源：百度百科-移位寄存器存储器

这还不简单！看大神帮你解答。 /****显示函数****/void display(void){ unsigned char i; count=0x00; gate=1; for(i=1;i<=31;i+=2) { send8bit(i+32); //由于使用移位寄存74hc595,先发送一列的下半部分 send8bit(i-1+32); //后发送一列的上半部分，第2个字 send8bit(i); //由于使用移位寄存74hc595,先发送一列的下半部分 send8bit(i-1); //后发送一列的上半部分，第1个字。 so=0; so=1; //产生上升沿锁存信号 lie(); //一个字的上半部分和下半部分发送完毕点燃该列。 delay(); //调用延时子程序 gate=1; //关列显示 }}/**机内码发送子程序**/void send8bit(unsigned int n) { for(q=0;q<8;q++) { dat=!((_cror_(disbuf[n],q))&0x01);//右移(7-q)位，从低位到高位取。即595发送， clock=0; clock=1; //寄存器时钟上跳沿，将一位数据存入移位寄存器。 } }/***列扫描***/void lie(void){ gate=0; //允许列选择 P1=count; count++; if(count==16) { count=0; count++; }}

这个 问题问的。。。头昏脑胀的。。。虽然我设计过发光二极管控制器。。。回答你的问题头有点大。。。挑几点来回答吧：1.为什么发光二极管会发光。发光二极管由镓（Ga）与砷（AS）、磷（P）的化合物制成的二极管，当电子与空穴复合时能辐射出可见光，因此发光二极管可发光；2，为什么二极管会按照一定规律发光发光二极管如果按照一定的规律通过电流，即可以按照一定规律发光；3，移位寄存器功能是什么移位寄存器，简而言之就是能保持高电平或低电平的一种锁存器，当串口输入一串高电平或低电平信号时，相应的高电平或低电平可以按顺序前移高电平或低电平状态；4,移位寄存器怎么实现对输出循环控制。设法在上游电路对移位寄存器输入循环控制的高电平或是低电平，一般多用单片机控制的较多。问题补充：1.设计什么样的电路，功能是什么很抱歉，不太明白设计“什么样的电路功能是什么。。。你的题目不知是否已说明白你要的功能没有？2，电路的设计原理是用什么，优点缺点在哪，为什么用这种设计方法设计原理一句话不说清，可以说就是你所学的电子技术知识应用到电路里，优点缺点就是在具体设计时对比出来的方法，好的就是优点，不足之处就是缺点；3，选用的设计元器件功能表，管脚图加以说明“选用的设计元器件功能表”。。。没有设计原理，哪来功能表？管脚图？这些都不是几句话几张图能说明的。。。。

3)按计数增减分:加法计数器,减法计数器,加/减法计数器. 7.3.1 异步计数器 一,异步二进制计数器 1,异步二进制加法计数器 分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器. 分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能. 2,异步二进制减法计数器 减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推. 注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式. (2)CT74LS161的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 4,反馈置数法获得N进制计数器 方法如下: ·写出状态SN-1的二进制代码. ·求归零逻辑,即求置数控制端的逻辑表达式. ·画连线图. (集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等) 试用CT74LS161构成模小于16的N进制计数器 5,同步二进制加/减计数器 二,同步十进制加法计数器 8421BCD码同步十进制加法计数器电路分析 三,集成同计数器 1,集成十进制同步加法计数器CT74LS160 (1)CT74LS160的引脚排列和逻辑功能示意图 图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图 (2)CT74LS160的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 2.集成十进制同步加/减计数器CT74LS190 其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示. 集成计数器小结: 集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式. 74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同. 7.3.3 利用计数器的级联获得大容量N进制计数器 计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量. 举例:74LS290 (1)100进制计数器 (2)64进制计数器 2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端. 举例:74161 (1)60进制 (2)12位二进制计数器(慢速计数方式) 12位二进制计数器(快速计数方式) 7.4 寄存器和移位寄存器 寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成. 按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广. 7.4.1 基本寄存器 概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器. 1,单拍工作方式基本寄存器 无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有: 2.双拍工作方式基本寄存器 (1)清零.CR=0,异步清零.即有: (2)送数.CR=1时,CP上升沿送数.即有: (3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变. 7.4.2 移位寄存器 1.单向移位寄存器 四位右移寄存器: 时钟方程: 驱动方程: 状态方程: 右移位寄存器的状态表: 输入 现态 次态 说明 Di CP 1 ↑ 1 ↑ 1 ↑ 1 ↑ 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 连续输入4个1 单向移位寄存器具有以下主要特点: 单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移. n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作. 若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零. 2.双向移位寄存器 M=0时右移 M=1时左移 3.集成双向移位寄存器74LS194 CT74LS194的引脚排列图和逻辑功能示意图: CT74LS194的功能表: 工作状态 0 × × × 1 0 0 × 1 0 1 ↑ 1 1 0 ↑ 1 1 1 × 异步清零 保 持 右 移 左 移 并行输入 7.4.3 移位寄存器的应用 一,环形计数器 1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环. 结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0. 工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲. 实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n 2,能自启动的4位环形计数器 状态图: 由74LS194构成的能自启动的4位环形计数器 时序图 二,扭环形计数器 1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环. 实现扭环形计数器时,不必设置初态.扭环形计数器的进制数 N与移位寄存器内的触发器个数n满足N=2n的关系 结构特点为:,即将FFn-1的输出接到FF0的输入端D0. 状态图: 2,能自启动的4位扭环形计数器 7.4.4 顺序脉冲发生器 在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器. 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器. 一,计数器型顺序脉冲发生器 计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成. 举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器. 二,移位型顺序脉冲发生器 ◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器. ◎时序图: ◎由CT74LS194构成的顺序脉冲发生器 见教材P233的图7.4.6和图7.4.7 7.5 同步时序电路的设计(略) 7.6 数字系统一般故障的检查和排除(略) 本章小结 计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分. 计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器. 寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用. 寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出. 寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路. 在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作. 顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低. 由JK触发器组成的4位异步二进制减法计数器的工作情况分析略. 二,异步十进制加法计数器 由JK触发器组成的异步十进制加法计数器的由来:在4位异步二进制加法计数器的基础上经过适当修改获得. 有效状态:0000——1001十个状态;无效状态:1010～1111六个状态. 三,集成异步计数器CT74LS290 为了达到多功能的目的,中规模异步计数器往往采用组合式的结构,即由两个独立的计数来构成整个的计数器芯片.如: 74LS90(290):由模2和模5的计数器组成; 74LS92 :由模2和模6的计数器组成; 74LS93 :由模2和模8的计数器组成. 1.CT74LS290的情况如下. (1)电路结构框图和逻辑功能示意图 (2)逻辑功能 如下表7.3.1所示. 注:5421码十进制计数时,从高位到低位的输出为. 2,利用反馈归零法获得N(任意正整数)进制计数器 方法如下: (1)写出状态SN的二进制代码. (2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式. (3)画连线图. 举例:试用CT74LS290构成模小于十的N进制计数器. CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1]. 注:CT74LS90的功能与CT74LS290基本相同. 7.3.2 同步计数器 一,同步二进制计数器 1.同步二进制加法计数器 2,同步二进制减法计数器 3,集成同步二进制计数器CT74LS161 (1)CT74LS161的引脚排列和逻辑功能示意图 注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式. (2)CT74LS161的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 4,反馈置数法获得N进制计数器 方法如下: ·写出状态SN-1的二进制代码. ·求归零逻辑,即求置数控制端的逻辑表达式. ·画连线图. (集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等) 试用CT74LS161构成模小于16的N进制计数器 5,同步二进制加/减计数器 二,同步十进制加法计数器 8421BCD码同步十进制加法计数器电路分析 三,集成同计数器 1,集成十进制同步加法计数器CT74LS160 (1)CT74LS160的引脚排列和逻辑功能示意图 图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图 (2)CT74LS160的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 2.集成十进制同步加/减计数器CT74LS190 其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示. 集成计数器小结: 集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式. 74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同. 7.3.3 利用计数器的级联获得大容量N进制计数器 计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量. 举例:74LS290 (1)100进制计数器 (2)64进制计数器 2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端. 举例:74161 (1)60进制 (2)12位二进制计数器(慢速计数方式) 12位二进制计数器(快速计数方式) 7.4 寄存器和移位寄存器 寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成. 按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广. 7.4.1 基本寄存器 概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器. 1,单拍工作方式基本寄存器 无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有: 2.双拍工作方式基本寄存器 (1)清零.CR=0,异步清零.即有: (2)送数.CR=1时,CP上升沿送数.即有: (3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变. 7.4.2 移位寄存器 1.单向移位寄存器 四位右移寄存器: 时钟方程: 驱动方程: 状态方程: 右移位寄存器的状态表: 输入 现态 次态 说明 Di CP 1 ↑ 1 ↑ 1 ↑ 1 ↑ 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 连续输入4个1 单向移位寄存器具有以下主要特点: 单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移. n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作. 若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零. 2.双向移位寄存器 M=0时右移 M=1时左移 3.集成双向移位寄存器74LS194 CT74LS194的引脚排列图和逻辑功能示意图: CT74LS194的功能表: 工作状态 0 × × × 1 0 0 × 1 0 1 ↑ 1 1 0 ↑ 1 1 1 × 异步清零 保 持 右 移 左 移 并行输入 7.4.3 移位寄存器的应用 一,环形计数器 1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环. 结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0. 工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲. 实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n 2,能自启动的4位环形计数器 状态图: 由74LS194构成的能自启动的4位环形计数器 时序图 二,扭环形计数器 1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环. 实现扭环形计数器时,不必设置初态.扭环形计数器的进制数 N与移位寄存器内的触发器个数n满足N=2n的关系 结构特点为:,即将FFn-1的输出接到FF0的输入端D0. 状态图: 2,能自启动的4位扭环形计数器 7.4.4 顺序脉冲发生器 在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器. 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.

电路图应该是，没有经过移位寄存器

74LS74这个集成块是一个双D触发器，其功能比较的多，可用作寄存器，移位寄存器，振荡器，单稳态，分频计数器等功能。 除此之外，像数字电路总的集成块的用途都是相当的多，根据情况灵活的运用。

将逻辑函数表达式展开，其中有A与A非项，为1冒险

你须要先去查一查动态扫描的知识。 和74HC595的芯片资料。如果以上你都做了。才便于讲解。引脚说明　　符号 引脚 描述 　　Q0…Q7 第15脚， 1， 7 并行数据输出 　　GND 第8脚 地 　　Q7" 第9脚 串行数据输出 　　MR 第10脚 主复位（低电平） 　　SHCP 第11脚 移位寄存器时钟输入 　　STCP 第12脚 存储寄存器时钟输入 　　OE 第13脚 输出有效（低电平） 　　DS 第14脚 串行数据输入 　　VCC 第16脚 电源 意思就是说，DS输入一个电平信号，0或1。通过SH cp上升沿将它存在芯片74HC595的寄存器当中。当8位串行数据传完后。通过STcp的一个正脉冲它从A*-G*输出来。74HC595是串行转并行的芯片，有利于节省I/O口。在原理图中，通过P0^1先给最小面一片595输入数据。每输入一位数据，这片595会从Q7`引脚输出上一次DS引脚的数据，传送到上面一片595芯片。从面依次驱动4个数码管。你这个电路，只能同时显示同一个数字。若想显示不同的数字。则四个数码管要分别用三极管控制位选。