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VHDL语言翻译

2023-09-13 20:58:03
TAG: 翻译 vhdl
共4条回复
Chen

楼上的没给解释吧@@...

楼下的什么情况....

电工的学弟阿

VHDL忘的差不多了,反正这语言有时候很没逻辑,但是还得用。忍

勉强解释一下吧

大体上看是一个乒乓球比赛几分系统,6位8段数码管动态输出,钟频是4MHz

不用管了,库:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

总的管脚定义:

IN代表此管脚为输入,OUT代表输出

STD_LOGIC代表标准逻辑I/O

ENTITY pingpanggame IS PORT(

clk_4mhz:IN STD_LOGIC;基本时钟

playr:IN STD_LOGIC;选手1控制键

playl:IN STD_LOGIC;选手2控制键

judge:IN STD_LOGIC;裁判控制键

clr:IN STD_LOGIC;清零

led:OUT STD_LOGIC_VECTOR(8 DOWNTO 0);9路LED信号,显示状态的吧

tclr:IN STD_LOGIC;从名字上看不出做什么用的,清除信号

scan:OUT STD_LOGIC_VECTOR(5 downto 0);6路数码管扫描信号

displaycode:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) );7路数码管显示信号

END pingpanggame;

定义了一个叫clockmake的元件的管脚

从名字看应该是分频用的

4M的输入信号分频成一个1Hz信号和一个DSP信号

COMPONENT clockmake

PORT (

CLK : IN STD_LOGIC;输入信号

CLK_DSP :OUT STD_LOGIC;输出DSP信号

CLK_1HZ :OUT STD_LOGIC 输出1HZ信号

);

END COMPONENT;

定义了一个叫playandled的元件管脚

应该是控制开关和LED的译码

COMPONENT playandled

PORT(

clk: IN STD_LOGIC;时钟信号

playr: IN STD_LOGIC;选手1控制键

playl: IN STD_LOGIC;选手2控制键

judge: IN STD_LOGIC;裁判控制键

led: OUT STD_LOGIC_VECTOR(9 DOWNTO 1); 10路LED输出

playrloss:OUT STD_LOGIC; 选手1失分的输出

playlloss:OUT STD_LOGIC 选手2失分的输出

);

END COMPONENT;

定义了一个叫display的元件管脚

应该是个BCD-7段译码器

COMPONENT display

PORT(

bcdin:IN STD_LOGIC_VECTOR(3 DOWNTO 0); 4路BCD码输入

displaycode:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) );7路输出

END COMPONENT;

定义了一个叫dataget的元件管脚

应该是用来输出7段数码管动态输出的数据

COMPONENT dataget

PORT(

datain:IN STD_LOGIC_VECTOR(23 DOWNTO 0);24路输入信号,4位一路,共6路

clk_dsp:IN STD_LOGIC;时钟输入,显然用的是DSP信号

scan: OUT STD_LOGIC_VECTOR(5 DOWNTO 0);6路扫描信号

bcdout: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );BCD码输出

END COMPONENT;

定义了一个叫datacontrol的元件管脚

似乎是用来对输入信号进行一定的编码以便处理

COMPONENT datacontrol

PORT(

clk_1hz:IN STD_LOGIC;时钟信号,1Hz

clr:IN STD_LOGIC;清零信号

tclr:IN STD_LOGIC;还是清零信号?可能是同步清零,上面一个是异步清零

playrloss:IN STD_LOGIC;选手1失分

playlloss:IN STD_LOGIC;选手2失分

data:OUT STD_LOGIC_VECTOR 编码后的输出

);

END COMPONENT;

以下定义了一些内部信号

信号、管脚和变量的区别,看书就知道了

SIGNAL clk_1hz:STD_LOGIC;1hz的时钟

SIGNAL clk_dsp:STD_LOGIC;7段数码管动态输出的扫描时钟

SIGNAL bcdin:STD_LOGIC_VECTOR(3 DOWNTO 0);4路bcd信号

SIGNAL playrloss:STD_LOGIC;选手1失分

SIGNAL playlloss:STD_LOGIC;选手2失分

SIGNAL data:STD_LOGIC_VECTOR(23 DOWNTO 0);24路数据,4位*6路,输出信号的BCD形式

SIGNAL bcdout: STD_LOGIC_VECTOR(3 DOWNTO 0);4路BCD,一位7段数码管输出数据的BCD形式

以下是内部元件的port map,就是各个元件的管脚之间是怎么连的

不一一解释了,=>之前是自己的管脚,之后是定义过的外部管脚

实在看不明白画个图就行了

U1: clockmake PORT MAP(CLK=>CLK_4MHZ,CLK_DSP=>CLK_DSP,CLK_1HZ=>CLK_1HZ);

U5:playandled PORT MAP(playl=>playl,playr=>playr,judge=>judge,clk=>clk_1hz,

led=>led,playlloss=>playlloss,playrloss=>playrloss);

U6:datacontrol PORT MAP(clk_1hz=>CLK_1HZ,clr=>clr,tclr=>tclr,playrloss=>playrloss, playlloss=>playlloss,data =>data );

U7:dataget PORT MAP(datain =>data ,clk_dsp=>clk_dsp,scan =>scan ,bcdout =>bcdout );

U8:display PORT MAP(bcdin =>bcdout ,displaycode=>displaycode );

接下来应该是内部逻辑的部分了,不过没贴全,没法读

有了port map应该可以大概推测出逻辑了,管脚和信号的定义都很直观

可可

会的请发送到170321119@q.com 谢谢

问题补充:可以设计满足其中的几项,只要能运行即可。

如果能加上说明再加100.

提问者: L乱感觉 - 助理 二级

最佳答案

发给你了

回答者: zhangwoailuo - 试用期 一级 12-17 10:43

我来评论>>

提问者对于答案的评价:谢谢您觉得最佳答案好不好? 目前有 0 个人评价

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那里回答了,这里来提问?

我晕。

snjk

电工的学弟阿

大体上看是一个乒乓球比赛几分系统,6位8段数码管动态输出,钟频是4MHz

不用管了,库:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

总的管脚定义:

IN代表此管脚为输入,OUT代表输出

STD_LOGIC代表标准逻辑I/O

ENTITY pingpanggame IS PORT(

clk_4mhz:IN STD_LOGIC;基本时钟

playr:IN STD_LOGIC;选手1控制键

playl:IN STD_LOGIC;选手2控制键

judge:IN STD_LOGIC;裁判控制键

clr:IN STD_LOGIC;清零

led:OUT STD_LOGIC_VECTOR(8 DOWNTO 0);9路LED信号,显示状态的吧

tclr:IN STD_LOGIC;从名字上看不出做什么用的,清除信号

scan:OUT STD_LOGIC_VECTOR(5 downto 0);6路数码管扫描信号

displaycode:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) );7路数码管显示信号

END pingpanggame;

定义了一个叫clockmake的元件的管脚

从名字看应该是分频用的

4M的输入信号分频成一个1Hz信号和一个DSP信号

COMPONENT clockmake

PORT (

CLK : IN STD_LOGIC;输入信号

CLK_DSP :OUT STD_LOGIC;输出DSP信号

CLK_1HZ :OUT STD_LOGIC 输出1HZ信号

);

END COMPONENT;

定义了一个叫playandled的元件管脚

应该是控制开关和LED的译码

COMPONENT playandled

PORT(

clk: IN STD_LOGIC;时钟信号

playr: IN STD_LOGIC;选手1控制键

playl: IN STD_LOGIC;选手2控制键

judge: IN STD_LOGIC;裁判控制键

led: OUT STD_LOGIC_VECTOR(9 DOWNTO 1); 10路LED输出

playrloss:OUT STD_LOGIC; 选手1失分的输出

playlloss:OUT STD_LOGIC 选手2失分的输出

);

END COMPONENT;

定义了一个叫display的元件管脚

应该是个BCD-7段译码器

COMPONENT display

PORT(

bcdin:IN STD_LOGIC_VECTOR(3 DOWNTO 0); 4路BCD码输入

displaycode:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) );7路输出

END COMPONENT;

定义了一个叫dataget的元件管脚

应该是用来输出7段数码管动态输出的数据

COMPONENT dataget

PORT(

datain:IN STD_LOGIC_VECTOR(23 DOWNTO 0);24路输入信号,4位一路,共6路

clk_dsp:IN STD_LOGIC;时钟输入,显然用的是DSP信号

scan: OUT STD_LOGIC_VECTOR(5 DOWNTO 0);6路扫描信号

bcdout: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );BCD码输出

END COMPONENT;

定义了一个叫datacontrol的元件管脚

似乎是用来对输入信号进行一定的编码以便处理

COMPONENT datacontrol

PORT(

clk_1hz:IN STD_LOGIC;时钟信号,1Hz

clr:IN STD_LOGIC;清零信号

tclr:IN STD_LOGIC;还是清零信号?可能是同步清零,上面一个是异步清零

playrloss:IN STD_LOGIC;选手1失分

playlloss:IN STD_LOGIC;选手2失分

data:OUT STD_LOGIC_VECTOR 编码后的输出

);

END COMPONENT;

以下定义了一些内部信号

信号、管脚和变量的区别,看书就知道了

SIGNAL clk_1hz:STD_LOGIC;1hz的时钟

SIGNAL clk_dsp:STD_LOGIC;7段数码管动态输出的扫描时钟

SIGNAL bcdin:STD_LOGIC_VECTOR(3 DOWNTO 0);4路bcd信号

SIGNAL playrloss:STD_LOGIC;选手1失分

SIGNAL playlloss:STD_LOGIC;选手2失分

SIGNAL data:STD_LOGIC_VECTOR(23 DOWNTO 0);24路数据,4位*6路,输出信号的BCD形式

SIGNAL bcdout: STD_LOGIC_VECTOR(3 DOWNTO 0);4路BCD,一位7段数码管输出数据的BCD形式

以下是内部元件的port map,就是各个元件的管脚之间是怎么连的

不一一解释了,=>之前是自己的管脚,之后是定义过的外部管脚

实在看不明白画个图就行了

U1: clockmake PORT MAP(CLK=>CLK_4MHZ,CLK_DSP=>CLK_DSP,CLK_1HZ=>CLK_1HZ);

U5:playandled PORT MAP(playl=>playl,playr=>playr,judge=>judge,clk=>clk_1hz,

led=>led,playlloss=>playlloss,playrloss=>playrloss);

U6:datacontrol PORT MAP(clk_1hz=>CLK_1HZ,clr=>clr,tclr=>tclr,playrloss=>playrloss, playlloss=>playlloss,data =>data );

U7:dataget PORT MAP(datain =>data ,clk_dsp=>clk_dsp,scan =>scan ,bcdout =>bcdout );

U8:display PORT MAP(bcdin =>bcdout ,displaycode=>displaycode );

拜托你把分给我吧

贝贝

rr

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vhdl语言是什么

VHDL 就是 VHSIC Hardware Description Language 的缩写,而 VHSIC 就是 Very High Speed Integrated Circuit 的缩写,其意义就是非常高速积体电路。所以 VHDL 就是非常高速积体电路的硬体描述语言。这是一项原由美国国防部 ( DoD, Department of Defense) 所支持的研究计画。为了将电子电路的设计意涵以文件方式保存下来,以便其它人能轻易地了解电路的设计意义。这就是VHDL的由来。 在1985年,美国国防部取得委托研究的第一版语言。随后,VHDL语言就转移给IEEE,并在1987年成为IEEE1076---1987标准。1988年,英国国防部规定所有官方的ASIC设计均需以VHDL为设计描述语言。所以VHDL就逐渐地成为工业界的标准"1993年,IEEE将IEEE1076---1981标准经过一些增修(新增一些功能、去除模糊部份以及保留往前共容等等)之后,规范了另一个新的VHDL标准IEEE1164。1996年,IEEE将电路合成的程式标准与规格加入至VHDL电路设计语言中,称之为IEEE1076.3标准。 VHDL电路设计语言的规范目的,在於要提供一个高阶而且快电路设计工具,它涵盖电路描述(Description)电路合成与电路模拟(Simulation)等三个电路设计工作。 就像一些常用的程式设计语言(例如C、Pascal等高阶语言)用来描述计算数学函数或处理资料程序。程式的执行就是资料数值的计算。同样地,VHDL是一种描述数位系统,而VHDL程式的执行就是数位系统的电路模拟与电路合成。
2023-09-03 23:53:441

与软件描述语言相比,VHDL有什么特点?

软件是编程语言,编写出的代码叫程序,是按照一定的程式顺序执行的;而硬件则采用描述语言,描述的是硬件的结构或者信息的流向,编写出的代码不叫程序,因为一个系统中的硬件是同时工作的,是没有顺序的。因此,通常我们把用hdl编写的叫做“描述”或者直接就叫“源代码”。vhdl是一种硬件描述语言,是用于进行硬件描述的语言,在其结构体内的语句,都是并行语句,是没有书写顺序的。
2023-09-03 23:53:524

vhdl中文是什么意思

VHDL是超高速集成电路硬件描述语言Very High Speed Integrated Circuit Hardware Description Language的英文缩写。HDL是硬件描述语言Hardware Description Language的英文缩写,而V是超高速集成电路Very High Speed Integrated Circuit的首字母,合在一起就是VHDL。
2023-09-03 23:54:141

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2023-09-03 23:54:431

VHDL由哪四部分构成?

VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底,VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE-1076(简称87版)之后,各EDA公司相继推出自己的VHDL设计环境,或宣布自己的设计工具可以和VHDL接口。1993年,IEEE对VHDL进行了修订,从更高的抽象层次和系统描述能力上扩展VHDL的内容,公布了新版本的VHDL,即IEEE标准的1076-1993版本,简称93版。VHDL和Verilog作为IEEE的工业标准硬件描述语言,得到众多EDA公司支持,在电子工程领域,已成为事实上的通用硬件描述语言。
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理论上两种写法都可以 但是几乎都用downto 大家都比较习惯高位在左的写法不同的写法影响赋值语句和属性 x(1 downto 0) <= "10";和x(0 to 1) <= "01"是一样的"left得到左边那个值 不管你用downto还是to"high得到大的那个值 即msb"range就是声明的那个范围(7 downto 0) "reverse_range则是(0 to 7)这样赋值的结果就是x(7 downto 0) <= "11111111"; x(15 downto 8) <= "00000000"; 即x"00ff"x表示十六进制 x"10",对应的二进制码为: "00010000"
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一个vhdl程序一般有五部分组成,它们分别是什么,都有什么作用。 大

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2023-09-03 23:55:411

二、简答题 1采用VHDL语言设计数字系统具有哪些特点? 2举例说明FPGA是如何通过查找表实习其逻辑功能的?

1、VHDL语言的特点:功能强大、设计灵活。VHDL具有功能强大的语言结构,可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能,层层细化,最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计,这是其他硬件描述语言虽不能比拟的。VHDL还支持各种设计方法,既支持自底向上的设计,又支持自顶向下的设计;既支持模块化设计,又支持层次化设计。支持广泛、易于修改。
2023-09-03 23:55:512

vhdl =>什么意思 跟

状态机中的case when st0=>中的‘=>"就是把当前状态引进来判断
2023-09-03 23:55:591

怎么用VHDL定义一个状态量?

variabletemp:integerrange0to255;整型变量定义。variabletemp:std_logic_vector(7downto0);8位无符号位组变量定义。我不知道你要这个8位无符号的变量做什么。vhdl属于强类型语言。他没有向c51那种unsignedchar这种。所以当你使用变量进行赋值的时,赋值符号的左边和右边的数据类型必须一致。
2023-09-03 23:56:102

VHDL语言结构体的三种描述风格是

三种风格即行为描述、结构体描述、数据流描述。下面给你举个例子,你就明白了。这是一个两位相等比较器的例子entity equ2 is port(a,b:in std_logic_vector(1 downto 0); equ:out std_logic);end equ2;--结构体结构描述:用元件例化,即网表形式来实现;architecture netlist of equ2 is component nor2 port(a,b :in std_logic; c :out std_logic); end component; component xor2 port(a,b :in std_logic; c :out std_logic); end component; signal x: std_logic_vector(1 downto 0);begin U1:xor2 port map(a(0),b(0),x(0)); U2:xor2 port map(a(1),b(1),x(1)); U3:nor2 port map(a(0),b(1),equ);end netlist;--结构体数据流描述:用布尔方程来实现:architecture equation of equ2 isbegin equ<=(a(0) xor b(0)) nor(a(1) xor b(1));end equation;--结构体行为描述:用顺序语句来实现:architecture con_behave of equ2 isbegin process(a,b) begin if a=b then equ<="1"; else equ<="0"; end if; end procerss;end con_behave;--结构体行为描述:用并行语句来实现:architecture seq_behave of equ2 isbegin equ<="1" when a=b else "0";end sqq_behave;
2023-09-03 23:56:201

VHDL有8个常数需要用到,怎么把他们放到一个数组里,赋值怎么弄?

TYPE matrix_index is array (7 downto 0) of std_logic_vector(7 downto 0);SIGNAL a: matrix_index;--定义了数组a[8],即数组元素为a[0],a[1],a[2],a[3],a[4],a[5],a[6],a[7]constant R : matrix_index:=( x"15", x"0F", x"0A", x"06", x"2F", x"3A", x"4E", x"50 );--定义了常数数组R[8]--使用时跟C语言中一样,加下标就可以了,上面是用downto定义了方向,故R[0]是最后一项,如在R数组中R[0]=X"50",R[3]=X"2F",R[7]= x"15"满意请及时采纳,谢谢!
2023-09-03 23:56:311

VHDL运算优先级顺序是什么?

VHDL语言操作符优先级(由高到低):1、括弧()2、NOT,ABS,乘方**3、REM,MOD,/,*4、+,-5、关系运算符=, /=, <, >, <=, =>6、逻辑运算符XOR NOR NAND OR AND NXOR
2023-09-03 23:56:411

vhdl语言有哪几种类操作符?

通常人们用“运算符”而不用“操作符”一词。VHDL中,运算符分为算术运算、逻辑运算、关系运算和连接运算4大类。
2023-09-03 23:56:511

简述VHDL语言基本结构

VHDL语言的基本结构 VHDL语言通常包括库说明、实体说明、结构体说明3个部分。library ieee;use ieee.std_logic_1164.all; --库说明entity dff1 isport(clk,d:in std_logic; q:out std_logic);end dff1; --实体说明architecture rtl of dff1 isbegin process(clk) begin if(clk"event and clk="1")then q<=d; end if; end process;end rtl; --结构体说明 VHDL提供5个库,IEEE库,STD库,VITAL库,自定义库和WORK库IEEE库包含的常用程序包有: std_logic_1164:常用数据类型(其中有std_logic、std_logic_vector数据类型)和函数的定义、各种类型转换 函数及逻辑运算。 std_logic_arith:它在std_logic_1164的基础上定义了无符号数unsigned、有符号数signed数据类型并为其定义了相应的算术运算、比较,无符号数unsigned、有符号数signed及整数integer之间转换函数。 std_logic_unsigned和std_logic_signed:定义了integer数据类型和std_logic及std_logic_vector数据类型混合运算的运算符,并定义了一个由std_logic_vector型到integer型的转换函数。其中std_logic_signed中定义的运算符是有符号数运算符。 STD库是标准库,包含两个程序包: standard:定义了基本数据类型、子类型和函数及各种类型的转换函数等。 textio文本程序包:定义了支持文本文件操作的许多类型和子程序等。在使用textio程序包之前,需要先写上use语句use std.txtio.all。 VITAL库:使用VITAL可以提高门级时序仿真的精度,一般在VHDL语言程序进行仿真时使用。主要包含两个程序包。 VITAL_timing:时序仿真包 VITAL_primitives:基本单元程序包 WORK库,是现行的工作库,设计人员设计的VHDL语言程序的编译结果不需任何说明,都将存放在WORK库中。WORK库可以是设计者个人使用,也可提供给设计组多人使用。 库说明的语法结构library 库名;use 库名.程序包名.项目名;###########################################################################################实体说明实体的电路意义相当于器件,在电路原理图上相当于元件符号,他是完整的、独立的语言模块实体说明语句的语法:entity 实体名 is port(端口1: 端口方式1 端口类型1; 端口2: 端口方式2 端口类型2;......);end 实体名端口方式有五种:in 输入类型 信号从该端口进入实体out 输出类型 信号从实体内部经该端口输出inout 输入输出类型 信号既可以从该端口输入也可以输出buffer 缓冲型 与out类似但在结构体内部可以作反馈linkage 无制定方向,可以与任何方向的信号连接############################################################################################结构体说明结构体会给模块的具体实现,指定输入与输出之间的行为。结构体语法如下:architecture 结构体名称 of 实体名 is 结构体说明部分;begin 结构体并行语句部分;end 结构体名称;结构体说明:对结构体内部所使用的信号、常数、数据类型和函数进行定义。结构体并行语句:具体确定各个输入、输出之间的关系,描述了结构体的行为,是一组并行处理语句。结构体对实体的输入输出关系可以用3中方式进行描述,即行为描述(基本设计单元的数学模型描述)、寄存器传输描述(数据流描述)、和结构描述(逻辑元器件连接描述)。不同的描述方式,只体现在描述语句上,而框架是完全一样的
2023-09-03 23:57:131

VHDL语言和AHDL语言有什么区别?

AHDL已经过时了这两种语言都是用于数字电子系统设计的硬件描述语言,而且都已经是 IEEE 的标准。 这两者有其共同的特点: 1. 能形式化地抽象表示电路的行为和结构; 2. 支持逻辑设计中层次与范围地描述; 3. 可借用高级语言地精巧结构来简化电路行为和结构;具有电路仿真与验证机制以保证设计的正确性; 4. 支持电路描述由高层到低层的综合转换; 5. 硬件描述和实现工艺无关; 6. 便于文档管理; 7. 易于理解和设计重用 但是两者也各有特点。 Verilog HDL 推出已经有 20 年了,拥有广泛的设计群体,成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是:它非常容易掌握,只要有 C 语言的编程基础,通过比较短的时间,经过一些实际的操作,可以在 2 ~ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点,这个是因为 VHDL 不是很直观,需要有 Ada 编程基础,一般认为至少要半年以上的专业培训才能掌握。 目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些,而在门级开关电路描述方面要强的多。 近 10 年来, EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休,目前在美国,高层次数字系统设计领域中,应用 Verilog 和 VHDL 的比率是 80 %和 20 %;日本和台湾和美国差不多;而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog 。它们都是硬件描述语言,Verilog HDL 和VHDL两者最大的区别就在语法上,Vreilog HDL是类c语言,而VHDL是类ADA语言。因为c语言应用比较广泛且比较简单,所以Vreilog HDL比较容易学习,相比之下,VHDL允许用户自己定义数据类型,这样可以减少错误,但却增加了类型转换的麻烦。
2023-09-03 23:57:231

VHDL 程序 注释

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.std_logic_arith.all;USE IEEE.std_logic_unsigned.all; ---调用常用的库ENTITY add8b IS PORT( clk:IN STD_LOGIC; ---时钟信号 cin: IN STD_LOGIC; ---相加进位信号 a,b:IN STD_LOGIC_VECTOR(7 DOWNTO 0);-----两个8位的二进制数 s:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); ----输出 cout:OUT STD_LOGIC); END;ARCHITECTURE cheng OF add8b ISSIGNAL adda1,adda2,addb1,addb2,reg1a,reg1b,add1,add2:STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL reg2:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL cin1:STD_LOGIC;BEGIN PROCESS(clk) BEGIN IF clk"EVENT AND clk="1" THEN adda1<="0"&a(3 DOWNTO 0); ----adda1是a的低4位 addb1<="0"&b(3 DOWNTO 0);-----addb1是b的低4位 adda2<="0"&a(7 DOWNTO 4);------adda2是a的高4位 addb2<="0"&b(7 DOWNTO 4);------addb2是b的高4位 cin1<=cin; END IF; END PROCESS; PROCESS(CLK) BEGIN IF clk"EVENT AND clk="1" THEN add1<=adda1+addb1+cin1; ---低4位相加放入add1 注意考虑是否有进位 reg1a<=adda2; reg1b<=addb2; END IF; END PROCESS; PROCESS(CLK) BEGIN IF clk"EVENT AND clk="1" THEN----高4位相加,考虑低4位相加的进位 add2<=reg1a+reg1b+add1(4); reg2<=add1(3 DOWNTO 0); END IF; END PROCESS; s<=add2(3 DOWNTO 0)&add1(3 DOWNTO 0);----结果是高四位与低四位并置 cout<=add2(4); ---是否有进位 END cheng ;第二个 只需要搞清 二进制数的乘法原理就可以了 两个4位二进制数相乘,如a=1010,b=1111 那么可以看成是1010*(1000+0100+0010+0001),结果等于 将1010左移三位加上1010左移两位,加上1010左移1位加上1010不移位 就是结果y<=("0000"& c0)+("000"& c1&"0")+("00"& c2&"00")+("0"&c3&"000"); 第一个是不移动 第二个是b低二位与a相乘左移1位 第三是b低3位 与a相乘左移两位,第四是b最高位与a相乘左移三位 结果相加
2023-09-03 23:57:571

VHDL语言

学习VHDL,需要有数字电子技术基础,也就是学过数字电路。数字电路基础好的话,VHDL不难学。
2023-09-03 23:58:172

vhdl 自定义库

LIBRARY WORK;USE WORK.STD_LOGIC_自定义的库的名字.1164.all这样就是自定义库
2023-09-03 23:58:252

vhdl语言设计中,信号和变量的区别

谈不上纠错,就是给归纳一下:信号可以是全局量,而变量只能是局部量;信号赋值有延迟,变量赋值没有延迟;信号除当前值外有许多信息,而变量只有当前值;Process对信号敏感,对变量不敏感;信号是硬件连线抽象描述,变量在硬件中不具有固定额对应关系。
2023-09-03 23:58:352

vhdl是什么

计算机语言的一种
2023-09-03 23:58:554

在VHDL语言中常见的有几种库?库有哪些部分组成?

1.标准设计库:std,2.用户现行工作库:work,3.IEEE设计库:IEEE。设计库由若干程序包组成,每个程序包都有一个包声明和一个可选的包体声明。在设计库中,包声明和包体声明是分别编译的。
2023-09-03 23:59:052

vhdl语言是什么

所以 VHDL 就是非常高速积体电路的硬体描述语言。这是一项原由美国国防部 ( DoD, Department of Defense) 所支持的研究计画。为了将电子电路的设计意涵以文件方式保存下来,以便其它人能轻易地了解电路的设计意义。这就是VHDL的由来。 在1985年,美国国防部取得委托研究的第一版语言。随后,VHDL语言就转移给IEEE,并在1987年成为IEEE1076---1987标准。1988年,英国国防部规定所有官方的ASIC设计均需以VHDL为设计描述语言。所以VHDL就逐渐地成为工业界的标准"1993年,IEEE将IEEE1076---1981标准经过一些增修(新增一些功能、去除模糊部份以及保留往前共容等等)之后,规范了另一个新的VHDL标准IEEE1164。1996年,IEEE将电路合成的程式标准与规格加入至VHDL电路设计语言中,称之为IEEE1076.3标准。 VHDL电路设计语言的规范目的,在於要提供一个高阶而且快电路设计工具,它涵盖电路描述(Description)电路合成与电路模拟(Simulation)等三个电路设计工作。 就像一些常用的程式设计语言(例如C、Pascal等高阶语言)用来描述计算数学函数或处理资料程序。程式的执行就是资料数值的计算。
2023-09-03 23:59:211

什么是VHDL

一种硬件电路描述语言,全称Very-High-Speed Integrated Circuit HardwareDescription Language。
2023-09-03 23:59:293

vhdl语言输入方式与原理图输入方式对比,有哪些优缺点

原理图方式更直观一点,但是在复杂系统中缺点就是比较乱,采用语言的方式比较适合复杂电路情况
2023-09-03 23:59:392

在VHDL语言中如何表示同或,异或

vhdl语言里面好像没有这个运算,楼主可以把你想要的运算关系换算一下,用if else 语句,或者case 语句得到你想要的逻辑结果。
2023-09-04 00:00:123

vhdl语言中取余符号rem如何用?举例说明。

rem是vhdl标准库numeric_std里面定义的函数mod(取模)/rem(取余)对于两个正的输入来说结果一致 否则有区别A rem B = A - ( A / B ) * B --余数运算符 利用操作数A决定结果的正负号A mod B = A - B * N --取模运算符 利用操作数B决定结果的正负号并且都是用于仿真而不可综合的5 mod 3 = 2(-5) mod 3 = 15 mod (-3) = -1(-5) mod (-3) = -25 rem 3 = 2(-5) rem 3 = -25 rem (-3) = 2(-5) rem (-3) = -2VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底,VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE-1076(简称87版)之后,各EDA公司相继推出自己的VHDL设计环境,或宣布自己的设计工具可以和VHDL接口。1993年,IEEE对VHDL进行了修订,从更高的抽象层次和系统描述能力上扩展VHDL的内容,公布了新版本的VHDL,即IEEE标准的1076-1993版本,简称93版。VHDL和Verilog作为IEEE的工业标准硬件描述语言,得到众多EDA公司支持,在电子工程领域,已成为事实上的通用硬件描述语言。VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。VHDL翻译成中文就是超高速集成电路硬件描述语言,主要是应用在数字电路的设计中。它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位,它也被用来设计ASIC。VHDL主要用于描述数字系统的结构,行为,功能和接口。除了含有许多具有硬件特征的语句外,VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计,或称设计实体(可以是一个元件,一个电路模块或一个系统)分成外部(或称可视部分,及端口)和内部(或称不可视部分),既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后,一旦其内部开发完成后,其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
2023-09-04 00:00:221

用VHDL语言描述一个4选1数据选择器。

【答案】:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT(d0,d1,d2,d3: IN STD_LOGIC;sel: IN STD LOGIC_VECTOR(1 DOWNT0 0);mux out: OUT STD_LOGIC);END mux4;ARCHITECTURE structurel OF mux4 ISBEGINp0: PROCESS(d0,d1,d2,d3,sel)BEGINCASE sel ISWHEN "00"=>mux out<=d0;WHEN "01"=>mux out<=d1;WHEN "10"=>mux out<=d2;WHEN "11"=>mux out<=d3;WHEN others=>mux_out<="X";END CASE;END PROCESS p0;END structurel;
2023-09-04 00:00:301

vhdl编程问题

将SIGNAL Q1,Q2,Q3,Q4:STD_LOGIC_VECTOR(1 DOWNTO 0);改成SIGNAL Q1,Q2,Q3,Q4:STD_LOGIC_VECTOR(3 DOWNTO 0);吧,否则放不下4位逻辑向量。
2023-09-04 00:00:391

Verilog HDL和VHDL是一个东西吗?

不是的,HDL代表硬件描述语言
2023-09-04 00:00:595

VHDL语言的特点

软件编程语言是顺序执行的,而硬件描述语言(比如vhdl)描述的硬件却是并行工作的,所以硬件描述语言中的语句是并行语句,没有先后顺序问题。即使vhdl中有顺序语句,也必须包装成并行语句(例如process语句、过程、函数等)的形式。
2023-09-04 00:01:212

vhdl语言输入方式与原理图输入方式对比,有哪些优缺点

原理图方式更直观一点,但是在复杂系统中缺点就是比较乱,采用语言的方式比较适合复杂电路情况。VHDL 语言具有强大的语言结构,只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时,它还具有多层次的电路设计描述功能。VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现,这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样,既支持自顶向下的设计方式,也支持自底向上的设计方法; 既支持模块化设计方法,也支持层次化设计方法。扩展资料:除了含有许多具有硬件特征的语句外,VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计,或称设计实体(可以是一个元件,一个电路模块或一个系统)分成外部(或称可视部分,及端口)和内部(或称不可视部分)。既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后,一旦其内部开发完成后,其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。参考资料来源:百度百科-VHDL语言
2023-09-04 00:02:411

VHDL 里 clk‘event 是上跳沿的意思吗?

‘event是一种信号属性,表示信号跳变,clk"event and clk="1这个是判断上升沿
2023-09-04 00:04:182

verilog普及率比较高,有必要学VHDL吗?两者的区别是什么

  VHDL 源于军方的ADA编程,而verilog则源于我们熟悉的C语言。  所以,学verilog入门较快,快的话几天就可以掌握全部语法。当然只是理解和懂得,灵活的运用还要依靠大量的实践。  而相对来说VHDL入门则比较难。  关于两者的好坏,谁也所不清。  有人说用VHDL才是技术所在,因为其具有ada编程模式,而ada又广泛应用在军方,科研场合,所以其优点和价值是巨大的。  但verilog用的人则比较多,有较为丰富的资源和积累,而且其系统级描述能力也在不断增强发展,以后也很难说在大型设计方面会逊色于vhdl
2023-09-04 00:05:281

Verilog HDL和VHDL的区别?

Verilog HDL和HDL都是用于逻辑设计的硬件描述语言,并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准,Verilog HDL则在1995年才正式成为IEEE标准。之所以VHDL比Verilog HDL早成为IEEE标准,这是因为VHDL是美国军方组织开发的,而Verilog HDL 则是从一个普通的民间公司的私有财产转化而来,基于Verilog HDL的优越性,才成为的IEEE标准,因而有更强的生命力。 VHDL 其英文全名为VHSIC HARDWARE DESCRIPTION Language,而VHSIC则是Very High Speed Integerated CIRCUIT的缩写词,意为甚高速集成电路,故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。 Verilog HDL和VHDL作为描述硬件电路设计的语言,其共同的特点在于:能形式化地抽象表示电路的行为和结构、支持逻辑设计中层次与范围的描述、可借用高级语言的精巧结构来简化电路行为的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关(有关工艺参数可通过语言提供的属性包括进去)、便于文档管理、易于理解和设计重用。 但是Verilog HDL和VHDL又各有其自己的特点。由于Verilog HDL早在1983年就已推出,至今已有近二十年的应用历史,因而Verilog HDL拥有更广泛的设计群体,成熟的资源也远比VHDL丰富。与VHDL相比Verilog HDL的最大优点是:它是一种非常容易掌握的硬件描述语言,只要有C语言的编程基础,通过二十学时的学习,再加上一段实际操作,一般读者可在二至三个月内掌握这种设计技术。而掌握VHDL设计技术就比较困难。这是因为VHDL不很直观,需要有Ada编程基础,一般认为至少需要半年以上的专业培训,才能掌握VHDL的基本设计技术。目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统级抽象方面比VHDL略差一些,而在门级开关电路描述方面比VHDL强得多。
2023-09-04 00:06:042

VHDL中数组的定义和使用?

type a is array(3 downto 0) of std_logic;以上定义了一个8值逻辑的位宽为4的一维数组类型a。调用:signal b: in a;
2023-09-04 00:06:232

什么是VHDL语言,有什么用?

VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,诞生于1982年。1987年底,VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本,IEEE-1076(简称87版)之后,各EDA公司相继推出了自己的VHDL设计环境,或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准的硬件描述语言。1993年,IEEE对VHDL进行了修订,从更高的抽象层次和系统描述能力上扩展VHDL的内容,公布了新版本的VHDL,即IEEE标准的1076-1993版本,(简称93版)。现在,VHDL和Verilog作为IEEE的工业标准硬件描述语言,又得到众多EDA公司的支持,在电子工程领域,已成为事实上的通用硬件描述语言。有专家认为,在新的世纪中,VHDL于Verilog语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构,行为,功能和接口。除了含有许多具有硬件特征的语句外,VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计,或称设计实体(可以是一个元件,一个电路模块或一个系统)分成外部(或称可是部分,及端口)和内部(或称不可视部分),既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后,一旦其内部开发完成后,其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点
2023-09-04 00:06:331

vhdl中怎么元件例化?

首先在结构体中声明元件:COMPONENT<元件名>GENERIC(类属参数说明);PORT(端口参数列表);ENDCOMPONENT;[<标号>:]<元件名>[GENERICMAP(参数映射);]PORTMAP(端口映射);例如:COMPONENTand_gateGENERIC(delay:time);PORT(a,b:instd_logic;c:outstd_logic);ENDCOMPONENT;U1:and_gateGENERICMAP(10ns);PORTMAP(in1=>a,in2=>b,out=>c);
2023-09-04 00:06:521

VHDL 语句中,具有判断功能的语句有哪几种?。

有以下4种:case语句:CASE 表达式 ISWHEN 条件表达式=>顺序处理语句;END CASE;if语句:IF 条件 THEN顺序处理语句;ELSE顺序处理语句;END IF;when语句:while语句:
2023-09-04 00:07:021

VHDL编程语言中遇到这样的表达方式,是什么意思啊?就是在1234前面的X表示什么?

X 是十六进制定义符,X“0000”等于“0000000000000000”。x<=X“1234”; 即依次将00000001、00000010、00000011、00000100 赋值给x 。----------------------------------------------------------signal x: std_logic_vector(15 downto 0); //信号x: 标准逻辑向量(从高15位降到低0位)begin //开始 x<=X“1234”; //赋值x U0:clk7seg port map( //按8段编码依次输出 x=>x, //重新赋值
2023-09-04 00:07:141